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GoodKook's VHDL Tutorial

아래의 내용은 IDEC 경희대학교 WG에서 실시한 VHDL 기초강좌에 사용된 슬라이드입니다.

VHDL 이란? (PDF)
- VHDL과 Programming Language비교
- 순차구문/병렬구문
- PLD/CPLD/FPGA 구조
- JTAG 개요
VHDL을 이용한 PLD 설계과정 (VHDL Design Flow) (PDF)
- Design Flow Overview
- VHDL Design Entry
- VHDL Functional Simulation
- Synthesis
- Back-annotation & Timing Simulation
- Example 1: Simple CCIR-Decoder
- Example 2: UART
Testbench (PDF)
합성을 위한 VHDL의 모든 것 (PDF)
- HDL의 짤막한 역사/왜 VHDL을.../VHDL or Verilog? (#1 - #12)
- HDL Design 의 추상화(Abstraction)? (#13 - #17)
- VHDL의 개요
  - VHDL Design Unit (Entity, Architecture, Configuration) (#20-#28)
  - VHDL Data Types & Type Conversion (#29-#46)
  - VHDL Objects (#47-#60)
  - SIGNAL vs. VARIABLE & Synthesis Result (#61 - #91)
  - VHDL Operator (#92-#102)
  - VHDL Attributes (#103-#110)
  - VHDL Design Partition (Concurrent vs. Sequential, Function & Procedure) (#111-#118)
  - Resolution (#119-#122)
  - BUS & REGISTER (#123-#126)
- Example : Smple Circuits (#127-146)
- Verilog 개요 (#147-#183)
- Synthesis VHDL (#184-255)
  - Synthesis Flip-Flop
  - Synthesis MUX & Decoder
  - Synthesis State Machine
  - 합성을 위한 VHDL 모델링시 주의할점(Fit-Falls)