GoodKook's VHDL Model Archives

"GoodKook's VHDL Tutorial"에서 사용되었던 VHDL Sources들 모음입니다.

PREP #1
PREP #2
PREP #3
PREP #4
PREP #5
PREP #6
PREP #7
PREP #8
PREP #9


• CPLD/FPGA 의 구조 및 합성 툴의 Benchmark시험에 사용되는 PREP 예제를 PLD Demo B/D에서 구현

BlackJack Game

• 간단한 BlackJack 게임을 PLD Demo B/D에서 구현

Craps Game

• 간단한 주사위 게임을 PLD Demo B/D에서 구현 

Simple CCIR-Decoder


• VHDL Design Flow에서 사용된 예제. 몇가지 합성기를 이용하여 그 성능의 차이를 비교해 본다.

PLA

• VHDL로 PLA의 모델링 예제
• PLA Model

SIG_VAR

• SIGNAL과 VARIABLE의 차이점, VHDL의 순차/병렬구문의 이해, 합성결과 검증을 위한 예제

switch_level

• VHDL을 이용하여 TR의 switch level 모델링과 시뮬레이션 예제 (DRAM Model)
• Bi-Directional Pass Transistor Model and 1-Bit DRAM
• MOS FET Model : N-FET , P-FET and NAND2 / Half Adder / Full Adder
• STD_LOGIC Package (NOT IEEE Library Compatible!)

V-Meter

• 간단한 디지털 볼트메터를 모델링한 예제. A/D변환기의 모델과 합성가능한 디지털 표시부 및 ADC제어신호 발생기의 모델
• 8-Bit A/D Converter Model

Testbench


• prep1.vhd : PREP#1 VHDL Source
• prep1t-1.vhd : Test Vector가 테스트 벤치내에 ROM형태로 들어 있는 경우
• prep1t.vhd  : Test Vector가 데이터 파일로 존재하는 경우

DLXM

ERC32

MCS8031/51

PIC Core

New GL85

• GL85 Functional Model Revised
• ActiveVHDL Used
• i8085 Simulator/Assembler Included

Peripherals

UART

• Universal Async. Receiver/Transmitter
• Functional Simulation & Synthesis & Timing Simulation Completed
• Implemented on PLD Devices (Target : Altera 7k, Vantis M5)
• ActiveVHDL was used for Functional/Timing Simulation
• This UART Model is Synthesizable and Implemented on our Vantis M5 CPLD EV BD

8251

SIPO

• Serial-In/Parallel-Out Rg
• Shift Left/Right Control
• Active VHDL Used
• TestBench

MISC

StopWatch

• 24 Hrs Watch (HR:MIN:SEC Output)
• Stopwatch
• Tutorial ScreenShot(Lotus ScreenCAM)
  • Functional Simulation
  • Synthesis (Altera)
  • P&R on Maxplus II
  • Timing Simulation
  • ActiveVHDL was used, directory structure kept

Digital Volt Meter

• Digital Volt Meter
• ADC VHDL Model is used

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 mailto:GoodKook
CSA & VLSI Design Lab. Kyunghee Univ